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首款3nm測試芯片流片成功

2018-03-08

近日,納米電子與數字技術研發創新中心imec與楷登電子(美國Cadence公司)今日聯合宣布,得益于雙方的長期深入合作,業界首款3nm測試芯片成功流片。該項目采用極紫外光刻(EUV)技術,193浸沒式(193i)光刻技術設計規則,以及Cadence?Innovus?設計實現系統和Genus?綜合解決方案,旨在實現更為先進的3nm芯片設計。

Imec為測試芯片選擇了業界通用的64-bitCPU,并采用定制3nm標準單元庫及TRIM金屬的流程,將繞線的中心間距縮短至21nm。Cadence與imec攜手助力3nm制程工藝流程的完整驗證,為新一代設計創新保駕護航。

CadenceInnovus設計實現系統是大規模的并行物理實現系統,幫助工程師交付高質量設計,在滿足功耗、性能和面積(PPA)目標的同時縮短產品上市時間。CadenceGenus綜合解決方案是新一代高容量RTL綜合及物理綜合引擎,滿足最新FinFET工藝的節點需求,并將RTL設計效率提高達10倍。

項目期間,EUV技術及193i光刻規則皆經過測試,以滿足所需分辨率;并在兩種不同的圖案化假設下比較了PPA目標。

“隨著芯片制程工藝深入到3nm節點,互連參數顯得愈加關鍵,“imec半導體技術與系統事業部執行副總裁AnSteegan表示。”我們在測試芯片上投入了大量精力,助力互連參數的可測量和優化,以及3nm制程工藝的驗證。

同時,Cadence數字解決方案也讓3nm工藝的實現萬事俱備。Cadence完美集成的工作流讓該解決方案的采納更加簡單,幫助我們的工程設計團隊在開發3nm規則集的時候保持高效。”

“Imec領先的基礎設施讓生產前創新領先于業界需求成為可能,是EDA行業的關鍵合作伙伴,“Cadence公司全球副總裁兼數字與簽核事業部總經理Chin-chiTeng博士表示。“我們與imec的合作在2015年成功流片業界首款5nm芯片的基礎上繼續深化,此次3nm測試芯片的成功流片標志著全新的里程碑,繼續引領未來先進節點移動設計領域的變革。”

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